Cadence印制电路板设计：Allegro PCB Editor设计指南（第3版）
定 价：150 元
- 作者：吴均
- 出版时间：2022/8/1
- ISBN：9787121441233
- 出 版 社：电子工业出版社
- 中图法分类：TN410.2-62
- 页码：564
- 纸张：
- 版次：01
- 开本：16开
本书基于 Cadence Allegro PCB 最新的设计平台，通过设计行业相关专家的经验分享、实例剖析，详细介绍了整个印制电路设计的各个环节，以期对提高整个行业的设计水平有所帮助。本书介绍了 Cadence Allegro PCB 平台下对于 PCB 设计的所有工具，既介绍了基本的 PCB 设计工具，也介绍了新工具，如全局布线环境（GRE）等。此外，本书还介绍了 Cadence 新的设计方法，如任意角度布线和对 Intel 的 Romely 平台下 BGA 弧形布线的支持，以及埋阻、埋容技术。
吴均，深圳市一博科技股份有限公司副总经理兼研发总监，20余年高速PCB设计与仿真经验，IPC中国设计师理事会副主席，擅长IT通信设备的高速PCB设计与SI、PI仿真，曾在北京、上海、深圳、美国等地主讲技术研讨会，收到业内人士的广泛赞誉。王辉，Cadence SPB&MSA平台技术支持总监，负责Cadence公司封装、PCB、及多物理场仿真工具的技术支持，拥有25年的EDA工具使用经验。
目录
第1章 PCB设计介绍 1
1.1 PCB设计的发展趋势 1
1.1.1 PCB的历史 1
1.1.2 PCB设计的发展方向 1
1.2 PCB设计流程简介 4
1.3 高级PCB工程师必备知识 5
1.4 基于Cadence平台的PCB设计 5
第2章 Allegro SPB平台简介 8
2.1 Cadence PCB设计解决方案 8
2.1.1 PCB Editor技术 9
2.1.2 高速设计 12
2.1.3 小型化 14
2.1.4 设计规划与布线 14
2.1.5 模拟/射频设计 16
2.1.6 团队协作设计 16
2.1.7 PCB Autorouter技术 17
2.2 Allegro SPB 软件安装 17
第3章 原理图和PCB交互设计 20
3.1 OrCAD Capture平台简介 20
3.2 OrCAD Capture平台原理图设计流程 23
3.2.1 OrCAD Capture设计环境 24
3.2.2 创建新项目 27
3.2.3 放置器件并连接 27
3.2.4 器件的命名和设计规则检查 28
3.2.5 跨页连接 33
3.2.6 网表和BOM 34
3.3 OrCAD Capture平台原理图设计规范 35
3.3.1 元器件、引脚、网络命名规范 35
3.3.2 确定封装 35
3.3.3 关于改板时的元器件命名问题 36
3.3.4 原理图的可读性与布局 36
3.4 正标与反标 37
3.5 设计交互 41
第4章 PCB Editor设计环境和设置 43
4.1 Allegro SPB工作界面 43
4.1.1 工作界面与产品说明 43
4.1.2 选项面板 46
4.2 Allegro SPB参数设置 48
4.3 Allegro SPB环境设置 51
第5章 封装库的管理和设计方法 61
5.1 PCB封装库简介 61
5.2 PCB封装命名规则 67
5.3 PCB封装创建方法实例 68
5.3.1 创建焊盘库 70
5.3.2 用Pad Designer 制作焊盘 70
5.3.3 手工创建PCB封装 77
5.3.4 自动创建PCB封装 83
5.3.5 封装实例及高级技巧 86
5.4 PCB封装库管理 91
第6章 PCB设计前处理 93
6.1 PCB设计前处理概述 93
6.2 网表调入 93
6.2.1 封装库路径的指定 94
6.2.2 Allegro Design Authoring/ Capture CIS网表调入 94
6.2.3 第三方网表 97
6.3 建立板框 98
6.3.1 手动绘制板框 98
6.3.2 导入DXF格式的板框 102
6.4 添加禁布区 103
6.5 MCAD-ECAD 协同设计 105
6.5.1 第一次导入基准的机械结构图 106
6.5.2 设计过程中的机械结构修改 108
6.5.3 设计结束后建立新的基准 112
第7章 约束管理器 113
7.1 约束管理器介绍 113
7.2 物理约束与间距约束 118
7.2.1 物理约束和间距约束介绍 118
7.2.2 Net Group和Net Class 119
7.2.3 建立Net Class 119
7.2.4 为Class添加对象 120
7.2.5 设置物理约束的Default规则 121
7.2.6 建立扩展物理约束 123
7.2.7 为Net Class添加物理约束 124
7.2.8 设置间距约束的Default规则 125
7.2.9 建立扩展间距约束 125
7.2.10 为Net Class添加间距约束 126
7.2.11 建立Net Class-Class间距规则 127
7.2.12 层间约束 127
7.2.13 相同网络间距约束 128
7.2.14 区域约束 128
7.2.15 Net属性 130
7.2.16 Components属性和Pin属性 132
7.2.17 DRC工作表 132
7.2.18 设计约束 133
7.3 实例：设置物理约束和间距约束 135
7.3.1 物理约束设置 136
7.3.2 间距约束设置 138
7.4 电气约束 139
7.4.1 电气约束介绍 139
7.4.2 Wiring工作表 140
7.4.3 Impedance工作表 144
7.4.4 Min/Max Propagation Delays工作表 145
7.4.5 Relative Propagation Delay工作表 147
7.4.6 Total Etch Length工作表 149
7.4.7 Differential Pair工作表 150
7.4.8 Vias工作表和Return Path工作表 154
7.5 实例：建立差分线对 154
第8章 PCB布局 159
8.1 PCB布局要求 159
8.2 PCB布局思路 162
8.2.1 接口元器件，结构定位 162
8.2.2 主要芯片布局 163
8.2.3 电源模块布局 165
8.2.4 细化布局 166
8.2.5 布线通道、电源通道评估 166
8.2.6 EMC、SI、散热设计 170
8.3 布局常用指令 173
8.3.1 摆放元器件 173
8.3.2 按照Room放置元器件 175
8.3.3 按照Capture CIS原理图页面放置元器件 178
8.3.4 布局准备 180
8.3.5 手动布局 183
8.4 其他布局功能 187
8.4.1 导出元器件库 187
8.4.2 更新元器件 187
8.4.3 过孔阵列 189
8.4.4 布局复用 190
第9章 层叠设计与阻抗控制 193
9.1 层叠设计的基本原则 193
9.1.1 PCB层的构成 193
9.1.2 合理的PCB层数选择 194
9.1.3 层叠设计的常见问题 194
9.1.4 层叠设计的基本原则 196
9.2 层叠设计的经典案例 196
9.2.1 四层板的层叠设计方案 196
9.2.2 六层板的层叠设计方案 197
9.2.3 八层板的层叠设计方案 197
9.2.4 十层板的层叠设计方案 198
9.2.5 十二层板的层叠设计方案 199
9.2.6 十四层及以上单板的层叠设计方案 200
9.3 阻抗控制 200
9.3.1 阻抗计算需要的参数 200
9.3.2 利用Allegro软件进行阻抗计算 203
第10章 电源地处理 207
10.1 电源地处理的基本原则 207
10.1.1 载流能力 208
10.1.2 电源通路和滤波 209
10.1.3 直流压降 210
10.1.4 参考平面 211
10.1.5 其他要求 211
10.2 电源地平面分割 212
10.3 电源地正片铜皮处理 215
10.4 电源地处理的其他注意事项 220
10.4.1 前期Fanout 220
10.4.2 散热问题 222
10.4.3 接地方式 224
10.4.4 开关电源反馈线设计 226
第11章 PCB布线的基本原则与操作 230
11.1 布线概述及原则 230
11.1.1 布线中的DFM要求 230
11.1.2 布线中的电气特性要求 234
11.1.3 布线中的散热 235
11.1.4 布线其他总结 235
11.2 布线 235
11.2.1 约束设置 235
11.2.2 Fanout 236
11.2.3 布线规划 239
11.3 手动布线 241
11.3.1 添加走线 241
11.3.2 布线编辑命令 248
11.3.3 时序等长控制 252
11.4 各类信号线布线注意事项及布线技巧 256
第12章 全局布线环境 262
12.1 GRE功能简介 262
12.1.1 新一代的PCB布局布线工具 262
12.1.2 自动布线的挑战 263
12.1.3 使用GRE进行布局规划的优点 264
12.2 GRE高级布局布线规划 266
12.2.1 GRE参数设置 266
12.2.2 处理Bundle 268
12.2.3 规划Flow 272
12.2.4 规划验证 274
12.3 高级布局布线规划流程 278
12.4 高级布局布线规划实例 280
12.5 自动互连技术Auto-I.XX 285
12.5.1 Flow的快速创建及连接 285
12.5.2 自动Breakout的应用 288
第13章 PCB测试 293
13.1 测试方法介绍 293
13.2 加测试点的要求 295
13.3 加入测试点 295
13.4 测试点的生成步骤 302
第14章 后处理和光绘文件输出 304
14.1 DFX概述 304
14.1.1 可制造性（DFM）要求 305
14.1.2 可装配性要求 306
14.1.3 可测试性要求 306
14.2 丝印 306
14.2.1 丝印调整 306
14.2.2 丝印设计常规要求 308
14.3 丝印重命名及反标注 308
14.3.1 器件编号重命名 309
14.3.2 反标 311
14.4 工程标注 311
14.4.1 尺寸标注 312
14.4.2 技术说明文档资料（Drill 层相关生产需求说明） 317
14.5 输出光绘前的检查流程 320
14.5.1 基于Check List的检查 320
14.5.2 Display Status 检查 320
14.5.3 报表检查 321
14.6 光绘输出 324
14.6.1 钻孔文件 325
14.6.2 CAM输出 330
14.7 其他 335
14.7.1 valor检查所需的文件 335
14.7.2 3D视图 336
14.7.3 打印PDF 337
第15章 PCB设计的高级技巧 344
15.1 Skill二次开发 344
15.2 设计数据的导入/导出 347
15.3 无盘设计 351
15.4 背钻设计 353
15.5 可装配性设计 358
15.6 走线跨分割检查 361
15.7 Extracta 362
15.8 优化 364
15.9 DataTips 367
15.10 3D Canvas 368
15.11 任意角度走线 370
15.12 超级蛇形线 372
15.13 Ravel语言 373
15.14 差分线对的返回路径的过孔 374
15.15 Shape编辑应用模式 376
15.16 Time Vision –High Speed Product Option 377
第16章 高速PCB设计 379
16.1 高速PCB设计理论 379
16.1.1 高速PCB设计的定义 379
16.1.2 高速PCB设计的基本理论 381
16.1.3 高速PCB设计的基本原则 388
16.2 信号完整性仿真 389
16.2.1 普通信号完整性问题 389
16.2.2 时序问题 390
16.2.3 GHz以上串行信号问题 393
16.3 电源完整性仿真设计 394
16.3.1 直流电源问题 394
16.3.2 交流电源问题 395
16.4 板级EMC设计 398
16.4.1 板级EMC设计的关注点 398
16.4.2 Cadence的EMC设计规则 401
第17章 DDR3的PCB设计实例 403
17.1 DDR3介绍 403
17.1.1 Fly-by设计 406
17.1.2 动态ODT 407
17.1.3 其他更新 408
17.2 DDR3 PCB 设计规则 408
17.2.1 时序规则 409
17.2.2 电源设计要求及层叠、阻抗方案 411
17.2.3 物理约束和间距约束规则 412
17.2.4 电气规则 425
17.3 DDR3布局 432
17.3.1 放置关键元器件 432
17.3.2 模块布局 433
17.4 布线 437
17.4.1 电源处理 437
17.4.2 扇出 440
17.4.3 DDR3布线 441
17.5 信号完整性和电源完整性仿真设计 445
17.5.1 信号完整性仿真 445
17.5.2 仿真结果展示 453
17.5.3 电源完整性仿真 458
第18章 小型化设计 463
18.1 小型化设计的工艺流程 463
18.1.1 HDI技术 463
18.1.2 埋入零件 469
18.2 实例：盲、埋孔设计 469
18.3 盲、埋孔设计的其他设置 473
18.4 埋入式零件设计的基本参数设置 476
18.4.1 实例：埋入零件 479
18.4.2 埋入式零件生产数据输出 482
第19章 射频设计 486
19.1 RF PCB设计背景 486
19.2 RF PCB设计的特点 488
19.3 RF PCB设计流程 488
19.4 模拟/RF电路设计常用的命令 495
第20章 团队协作平台——Symphony 513
20.1 协作意识 513
20.2 多人在线并行设计概述 514
20.3 硬件、系统与License要求 515
20.4 多人在线并行设计的两种工作模式 516
20.5 常规客户端工作模式 517
20.6 网络服务器工作模式 523
20.7 以无图形界面模式启动Symphony服务器 524
20.8 Symphony服务管理器 525
20.9 Allegro与Symphony服务器应用程序之间的交互 526
20.9.1 暂停模式 527
20.9.2 约束编辑模式 530
20.10 二次开发支持 531
附录A 帮助文件使用说明 533
参考资料 545
后 记 546
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